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--  作者:wangxinxin
--  發布時間:2010-11-12 13:36:22
--  基于狀態機和流水線技術的3DES加密算法及其FPGA設計
的輸入是28位的,所產生的三個56位密鑰并不是同一時間提供給3DES的,相互之間有16個時鐘的延時,這樣可以保證修改密鑰后并不影響先前流水線的工作。再加上輸入、輸出接口就構成了該設計的總體結構,如圖5所示。限于圖的大小,不影響理解的部分信號沒有畫出。加/解密的流程是先輸入六組28位的密鑰,然后就可以發送需要加/解密的數據了,中間可以有間斷,如果需要更改密鑰,也是先輸入改后的密鑰,再輸入數據,可實時更改,無需等到流水線中最后一組數據加/解密完成。

本設計在ALTERA公司的Quartus II環境下用VHDL、Verilog HDL實現設計輸入,采用同步時鐘,成功編譯、綜合、適配和仿真,并下載到Stratix系列FPGA芯片EP1S25F780C5中。在綜合的過程中用邏輯鎖等技術進行了優化。消耗邏輯單元16250個,設計時鐘頻率可達95.07MHz

[此貼子已經被作者于2010-11-17 12:01:03編輯過]

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