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        學(xué)員學(xué)習(xí)本課程應(yīng)具備下列基礎(chǔ)知識(shí)：
        ◆電路系統(tǒng)的基本概念。

        1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽；
        2、培訓(xùn)結(jié)束后免費(fèi)提供一個(gè)月的技術(shù)支持，充分保證培訓(xùn)后出效果；
        3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。

第一階段

1.　半導(dǎo)體和半導(dǎo)體器件基礎(chǔ)
　 1.1　半導(dǎo)體及其基本特性
　　 1.1.1　半導(dǎo)體導(dǎo)電性的特點(diǎn)
　　 1.1.2　半導(dǎo)體的導(dǎo)電機(jī)理
　　 1.1.3　空穴的導(dǎo)電作用
　　 1.1.4　能帶圖
　 1.2　雜質(zhì)對(duì)半導(dǎo)體導(dǎo)電性能的影響
　　 1.2.1　施主雜質(zhì)和N型半導(dǎo)體
　　 1.2.2　受主雜質(zhì)和P型半導(dǎo)體
　　 1.2.3　多數(shù)載流子和少數(shù)載流子
　　 1.2.4　雜質(zhì)的補(bǔ)償作用
　 1.3　半導(dǎo)體的電阻率
　　 1.3.1　半導(dǎo)體的電阻率的公式
　　 1.3.2　電阻率和雜質(zhì)濃度的關(guān)系
　　 1.3.3　電阻率隨濕度的變化
　 1.4　非平衡載流子
　　 1.4.1　非平衡載流子的產(chǎn)生和復(fù)合
　　 1.4.2　擴(kuò)散電流
　 1.5　PN結(jié)
　　 1.5.1　平衡PN結(jié)
　　 1.5.2　PN結(jié)的正向特性
　　 1.5.3　PN結(jié)的反向特性
　　 1.5.4　PN結(jié)的擊穿
　 1.6　MOS場效應(yīng)晶體管
　　 1.6.1　MOS場效應(yīng)晶體管的結(jié)構(gòu)及工作原理
　　 1.6.2　MOS場效應(yīng)晶體管的直流特性
　 1.7　雙極型晶體管
　　 1.7.1　雙極型晶體管的基本結(jié)構(gòu)
　　 1.7.2　晶體管的電流傳輸
　　 1.7.3　晶體管的特性參數(shù)
　 1.8　習(xí)題
1. 半導(dǎo)體集成電路
　 1.1　集成電路的發(fā)明和發(fā)展
　　 1.1.1　集成電路的發(fā)明
　　 1.1.2　集成電路的發(fā)展
　　 1.1.3　集成電路的未來發(fā)展趨勢
　 1.2　集成電路的未來發(fā)展趨勢
　　 1.2.1　按器件結(jié)構(gòu)類型分類
　　 1.2.2　按電路功能分析
　 1.3　CMOS集成電路
　　 1.3.1　CMOS集成電路的特點(diǎn)
　　 1.3.2　CMOS數(shù)字電路
　　 1.3.3　CMOS模擬電路
　 1.4　集成電路設(shè)計(jì)簡介
　　 1.4.1　設(shè)計(jì)途徑
　　 1.4.2　設(shè)計(jì)要求
　　 1.4.3　層次化設(shè)計(jì)方法

2.　集成電路制造工藝
　 2.1　氧化
　　 2.1.1　二氧化硅（SiO2）的性質(zhì)及作用
　　 2.1.2　熱氧化生長SiO2
　 2.2　光刻與刻蝕
　　 2.2.1　光刻工藝流程
　　 2.2.2　光刻膠的基本屬性
　 2.3　摻雜
　　 2.3.1　擴(kuò)散　
　　 2.3.2　離子注入
　 2.4　淀積
　　 2.4.1　物理氣相淀積
　　 2.4.2　化學(xué)氣相淀積
　 2.5　接觸與互連
　 2.6　CMOS工藝主要流程

實(shí)驗(yàn)：
實(shí)驗(yàn)一、Virtuoso Schematic Editor實(shí)戰(zhàn)演練
實(shí)驗(yàn)?zāi)康模赫莆针娫韴D（schematic）設(shè)計(jì)輸入方法。

6. 版圖驗(yàn)證
6.1 概述
6.1.1 版圖驗(yàn)證的項(xiàng)目
6.1.2 Cadence的版圖驗(yàn)證工具
6.1.3 版圖驗(yàn)證過程簡介
6.2 DivaDRC規(guī)則文件的建立
6.3 Dracula規(guī)則文件
6.3.1 Dracula規(guī)則文件的結(jié)構(gòu)
6.3.2 建立Dracula規(guī)則文件
6.3.3 Dracula規(guī)則文件至Diva規(guī)則文件的轉(zhuǎn)換
6.4 運(yùn)行Diva DRC
6.5 運(yùn)行Dracula DRC
6.5.1 驗(yàn)證步驟
6.5.2 結(jié)果分析
6.6 運(yùn)行Dracula LVS
6.6.1 LVS原理
6.6.2運(yùn)行過程
6.6.3輸出報(bào)告解讀
6.6.4錯(cuò)誤的糾正
6.7關(guān)于ERC

7. 外圍器件及阻容元件設(shè)計(jì)
7.1 特殊尺寸器件的版圖設(shè)計(jì)
7.1.1 大尺寸器件
7.1.2 倒比管
7.2.電阻、電容及二極管的版圖設(shè)計(jì)
7.2.1 MOS集成電路中的電阻
7.2.2 MOS集成電路中的電容器
7.2.3 集成電路中的二極管
7.3 CMOS集成電路的靜電放電保護(hù)電路
7.4 壓焊塊的版圖設(shè)計(jì)
7.5 電源和地線的設(shè)計(jì)
7.5.1電源和地線在外圍的分布框架
7.5.2電源和地線在內(nèi)部的分布

7. 外圍器件及阻容元件設(shè)計(jì)
7.1 特殊尺寸器件的版圖設(shè)計(jì)
7.1.1 大尺寸器件
7.1.2 倒比管
7.2.電阻、電容及二極管的版圖設(shè)計(jì)
7.2.1 MOS集成電路中的電阻
7.2.2 MOS集成電路中的電容器
7.2.3 集成電路中的二極管
7.3 CMOS集成電路的靜電放電保護(hù)電路
7.4 壓焊塊的版圖設(shè)計(jì)
7.5 電源和地線的設(shè)計(jì)
7.5.1電源和地線在外圍的分布框架
7.5.2電源和地線在內(nèi)部的分布

8. 模擬和雙極型集成電路的版圖設(shè)計(jì)
8.1 模擬CMOS集成電路
8.1.1 模擬集成電路和數(shù)字集成電路的比較
8.1.2 MOS器件的對(duì)稱性
8.1.3 無源元件
8.1.4 連線
8.1.5 靜電放電保護(hù)
8.1.6 襯底耦合
8.2 鋁柵CMOS集成電路
8.2.1 鋁柵CMOS集成電路的版圖計(jì)
8.2.2 鋁柵CMOS集成電路版圖實(shí)例
8.3 雙極型集成電路
8.3.1 雙極型晶體管的版圖圖形
8.3.2 雙極型集成電路版圖設(shè)計(jì)的原則和步驟